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内容简介
本书介绍了VLSI设计的基本方法。全书共7章，内容包括：VLSI设计的一般概念、方法和基本流程；Verilog和VHDL语言的基本概念和用法，逻辑仿真软件ModelSim介绍；可编程逻辑器件基本知识和开发环境QuartusⅡ介绍；逻辑综合的一般概念和方法，逻辑综合软件Synopsys DC介绍；自动布局、布线基本概念及Apollo软件介绍；SoC基本概念，基于平台的SoC开发方法及ARM开发平台介绍；VLSI设计的发展方向。
本书可作为电子科学和通信与信息等学科高年级本科生和硕士生的教材，也可作为集成电路设计工程师的参考书。
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顾客评论
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目录
目 录 第1章 VLSI概述 1.1 发展概貌 1.2 主要设计方法——自顶向下方法 1.3 VLSI设计流程中的重点问题 1.3.1 高层综合 1.3.2 逻辑综合 1.3.3 物理综合 1.4 工具的支持 思考题 第2章 硬件描述语言Verilog 2.1 Verilog语言的一般结构 2.1.1 模块 2.1.2 数据流描述方式 2.1.3 行为描述方式 2.1.4 结构化描述方式 2.1.5 混合描述方式 2.2 Verilog语言要素 2.2.1 标识符. 注释和语言书写的格式 2.2.2 系统任务和函数 2.2.3 编译指令 2.2.4 值集合 2.2.5 数据类型 2.2.6 位选择和部分选择 2.2.7 参数 2.3 表达式与操作符 2.3.1 算术操作符 2.3.2 关系操作符 2.3.3 相等关系操作符 2.3.4 逻辑操作符 2.3.5 按位操作符 2.3.6 归约操作符 2.3.7 移位操作符 2.3.8 条件操作符 2.3.9 连接操作符 2.3.10 复制操作符 2.4 结构描述方式 2.4.1 常用的内置基本门 2.4.2 门时延问题 2.4.3 门实例数组 2.4.4 模块和端口 2.4.5 模块实例语句 2.4.6 模块使用举例 2.5 数据流描述方式 2.5.1 连续赋值语句 2.5.2 举例 2.5.3 连线说明赋值 2.5.4 时延 2.5.5 连线时延 2.5.6 举例 2.6 行为描述方式 2.6.1 过程结构 2.6.2 时序控制 2.6.3 语句块 2.6.4 过程性赋值 2.6.5 if语句 2.6.6 case语句 2.6.7 循环语句 2.7 设计共享 2.7.1 任务 2.7.2 函数 2.7.3 系统任务和系统函数 2.8 HDL仿真软件简介 思考题 第3章 硬件描述语言VHDL 3.1 VHDL语言的基本结构 3.2 VHDL的设计实体 3.2.1 实体说明 3.2.2 结构体 3.3 VHDL中的对象和数据类型 3.3.1 数的类型和它的字面值 3.3.2 数据类型 3.3.3 对象的说明 3.3.4 VHDL中数的运算 3.4 行为描述 3.4.1 对象的赋值 3.4.2 并发进程 3.4.3 并行信号赋值语句 3.4.4 进程语句 3.4.5 顺序赋值语句 3.4.6 顺序控制 3.4.7 断言语句 3.4.8 子程序 3.5 结构描述 3.5.1 元件和例元 3.5.2 规则结构 3.5.3 参数化设计 3.5.4 结构与行为混合描述 3.6 设计共享 3.6.1 程序包 3.6.2 库 3.6.3 元件配置 思考题 第4章 可编程逻辑器件 4.1 引言 4.2 GA概述 4.3 PLD概述 4.3.1 PLD的基本结构 4.3.2 PLD的分类 4.3.3 PROM阵列结构 4.3.4 PLA阵列结构 4.3.5 PAL GAL 阵列结构 4.3.6 FPGA Field Programmable Gate Array 4.3.7 PLD的开发 4.4 FPGA的开发实例 4.4.1 Quartus II的启动 4.4.2 建立新设计项目 4.4.3 建立新的Verilog HDL文件 4.4.4 建立新的原理图文件 4.4.5 设置时间约束条件 4.4.6 引脚绑定 4.4.7 编译 4.4.8 仿真 4.4.9 器件编程 思考题 第5章 逻辑综合 5.1 引言 5.2 组合逻辑综合介绍 5.3 二元决定图（Binary-Decision Diagrams） 5.3.1 ROBDD的原理 5.3.2 ROBDD的应用 5.4 Verilog HDL与逻辑综合 5.4.1 assign结构 5.4.2 if-else表达式结构 5.4.3 case表达式结构 5.4.4 for循环结构 5.4.5 always表达式 5.4.6 function表达式结构 5.5 逻辑综合的流程 5.5.1 RTL描述 5.5.2 翻译 5.5.3 逻辑优化 5.5.4 工艺映射和优化 5.5.5 工艺库 5.5.6 设计约束条件 5.5.7 最优化的门级描述 5.6 门级网表的验证 5.6.1 功能验证 5.6.2 时序验证 5.7 逻辑综合对电路设计的影响 5.7.1 Verilog编程风格 5.7.2 设计分割 5.7.3 设计约束条件的设定 5.8 时序电路综合举例 5.9 Synopsys逻辑综合工具简介 5.9.1 实例电路 —— m序列产生器 5.9.2 利用Synopsys的Design Compiler进行综合的基本过程 思考题 第6章 自动布局. 布线 6.1 自动布局. 布线的一般方法和流程 6.1.1 数据准备和输入 6.1.2 布局规划. 预布线. 布局 6.1.3 时钟树综合 6.1.4 布线 6.1.5 设计规则检查和一致性检查 6.1.6 输出结果 6.1.7 其他考虑 6.2 自动布局. 布线软件介绍 6.2.1 Apollo一般情况介绍 6.2.2 Apollo库的文件结构 6.2.3 逻辑单元库——TSMC 0.25mm CMOS库 6.3 自动布局. 布线的处理实例 6.3.1 电路实例 6.3.2 数据准备和导入 6.3.3 数据导入步骤 6.3.4 布图 6.3.5 预布线 6.3.6 单元布局 6.3.7 布线 6.3.8 数据输出 6.3.9 自动布局. 布线的优化 思考题 第7章 SoC技术简介 7.1 SoC的基本概念 7.1.1 SoC的特征和条件 7.1.2 SoC的设计方法学问题 7.2 基于平台的SoC设计方法 7.2.1 一般方法 7.2.2 设计分工 7.3 ARM PrimeXsys平台SoC设计方法 7.3.1 简介 7.3.2 标准的SoC平台 7.3.3 支持工具和验证方法 7.3.4 操作系统端口 7.3.5 ARM的扩展IP 7.3.6 第三方伙伴计划 7.4 待解决的几个研究方向 思考题 主要参考文献
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